Verilog HDL数字系统设计与验证

第一部分语法基础与基本电路单元设计

第1章引言

1.1VerilogHDL语言的产生与发展

1.2设计流程

1.3VerilogHDL在电路仿真中的应用

1.4VerilogHDL在电路综合中的应用

思考与练习

第2章Verilog代码结构

2.1模块的结构

2.2电路功能描述方式

思考与练习

第3章Verilog中的常量、变量与数据类型

3.1常量

3.2变量

3.3块语句与变量的赋值

思考与练习

第4章操作符/运算符

4.1算术操作符

4.2关系操作符

4.3相等关系操作符

4.4逻辑操作符

4.5按位操作符

4.6缩位(归约)操作符

4.7移位操作符

4.8条件操作符

4.9并位(位拼接)操作符

4.10操作符的优先级

思考与练习

第5章条件语句与循环语句

5.1if-else语句

5.1.1if-else语句的语法结构

5.1.2if-else语句与锁存器

5.2case，casez和casex语句

5.2.1case语句

5.2.2casez和casex语句

5.2.3case语句与锁存器

5.3循环语句

5.3.1forever循环语句

5.3.2repeat循环语句

5.3.3while循环语句

5.3.4for循环语句

思考与练习

第6章任务与函数

6.1任务

6.1.1任务定义

6.1.2任务调用

6.1.3任务定义与调用举例

6.2函数

6.2.1函数的定义

6.2.2函数的调用

6.2.3函数定义与调用举例

6.3任务与函数的异同小结

思考与练习

第7章用户定义的原语

7.1UDP的定义

7.2组合电路UDP

7.3时序电路UDP

第8章状态机

8.1引言

8.2设计风格1

8.3设计风格2

8.4设计风格3

8.5状态机编码方式：二进制编码和独热编码

思考与练习

第9章系统任务与编译预处理

9.1与仿真相关的系统任务

9.1.1$display和$write

9.1.2$monitor和$strobe

9.1.3$time和$realtime

9.1.4$finish和$stop

9.1.5$readmemh和$readmemb

9.1.6$random

9.2与波形和定时检查相关的系统任务

9.3编译预处理语句

9.3.1宏定义define

9.3.2文件包含处理

9.3.3仿真时间标度timescale

9.4条件编译命令

思考与练习

第10章常用基本电路单元设计

10.1Verilog代码的综合

10.2算术逻辑单元

10.3并/串变换电路

10.4简单自动售货机控制电路

10.57段数码显示器控制电路

10.6逐级进位和超前进位加法器

10.6.1逐级进位加法器实现方法

10.6.2超前进位加法器

10.7同步FIFO的设计

思考与练习

第二部分系统设计与验证

第11章静态定时分析、时钟域与同步化设计

11.1前仿真与后仿真

11.2静态定时分析

11.2.1静态定时分析与门延迟

11.2.2时钟抖动对静态定时分析的影响

11.2.3时钟偏移对静态定时分析的影响

11.3时钟域与同步化设计

11.3.1同步器结构

11.3.2时钟域的划分

11.3.3单一跨时钟域信号的有效传递

11.3.4多个跨时钟域信号的有效传递

11.4采用异步FIFO进行时钟域隔离

11.4.1异步FIFO的电路结构

11.4.2格雷码计数器

11.4.3AFIFO的设计与应用

11.5通过高速采样实现异步信号的同步化设计

思考与练习

第12章Verilog设计验证技术

12.1电路验证的基本概念

12.2验证的全面性与代码覆盖率分析

12.3随机化测试

12.4定时验证

12.5自动测试testbench

12.5.1以太网桥接器的工作原理

12.5.2电路的模块级验证

12.5.3电路的系统级验证

思考与练习

第13章典型复杂电路设计与分析

13.1乘法器

13.1.1串-并型乘法器

13.1.2并行乘法器

13.1.3使用“*”实现乘法器

13.2除法器

13.2.1除法电路的算法

13.2.2VerilogHDL除法器的实现

13.3数字滤波器

13.4检错码编码电路

思考与练习

第14章通信系统中的异步复用电路

14.1同步复用电路

14.2异步复用电路

14.2.1异步复用的基本概念

14.2.2正码速调整

14.2.3全同步设计方法

第15章通用异步收发器的设计与验证

15.1通用异步收发器规范

15.2电路结构设计

15.3UART控制电路模块代码设计与分析

15.4UART发送电路模块代码设计与仿真分析

15.5UART接收电路模块代码设计与仿真分析

15.6系统仿真

15.7UART自动测试testbench

第16章Viterbi译码器电路

16.1卷积码编码器的工作原理

16.2Viterbi译码器的工作原理

16.2.1分支度量单元的设计

16.2.2ACS单元的设计

16.2.3幸存路径信息存储和回溯单元的设计

16.3Viterbi译码器电路实现

附录A可编程逻辑器件

附录BModelSimSE使用指南

附录CXilinxISE+ModelSim使用指南

附录DAlteraQuartusⅡ+SynplifyPro+ModelSim使用指南

附录EVerilog(IEEEStd-1364-1995)关键字

参考文献

　　本书从电路设计与验证的实际需要出发，重点介绍的是可用于电路综合、实现的RTL级语法和与电路仿真、验证密切相关的语法要点。在进行语法学习时，本书力求以简洁清晰的方式对语法要点进行文字说明，重点是提供典型例题加以辅助分析。书中的多数例题都具有典型性和代表性，部分例题直接源于工程设计实践，具有一定的参考价值。　　全书共有16章，分成了两个组成部分，其中第一部分讨论语法基础与基本电路单元设计，第二部分讨论系统设计与验证。最后给出了5个附录。　　本书全面介绍如何使用VerilogHDL进行数字电路设计、仿真和验证。全书共分为VerilogHDL语法基础与基本电路单元设计、系统设计与验证和附录三个组成部分。本书以Verilog-1995和verilog-2001标准为基础，重视电路仿真与验证，紧密结合设计实践，可以帮助读者掌握规范的电路设计方法。书中大量的例题可直接用于读者的设计实践，具有良好的参考价值。　　本书适合通信工程、电子工程及相关专业的高年级本科生、硕士生作为教材使用，同时也可供进行集成电路设计和可编程逻辑器件设计的工程师参考使用。