数字系统设计与Verilog HDL

第1章EDA技术与数字系统设计

1.1EDA技术及其发展

1.2数字系统设计技术

1.2.1Top-down设计

1.2.2Bottom-up设计

1.2.3IP复用技术与SoC

1.3数字系统设计的流程

1.3.1输入

1.3.2综合

1.3.3适配

1.3.4仿真

1.3.5编程

1.4常用的EDA软件工具

1.5EDA技术的发展趋势

习题

第2章FPGA/CPLD器件

2.1PLD的分类

2.1.1按集成度分类

2.1.2按编程特点分类

2.1.3按结构特点分类

2.2PLD的基本原理与结构

2.2.1PLD器件的基本结构

2.2.2PLD电路的表示方法

2.3低密度PLD的原理与结构

2.4CPLD的原理与结构

2.4.1宏单元结构

2.4.2典型CPLD的结构

2.5FPGA的原理与结构

2.5.1查找表结构

2.5.2典型FPGA的结构

2.5.3FPGA结构的发展

2.6FPGA/CPLD的编程元件

2.6.1熔丝型开关

2.6.2反熔丝

2.6.3浮栅编程元件

2.6.4SRAM编程元件

2.7边界扫描测试技术

2.8FPGA/CPLD的编程与配置

2.8.1在系统编程

2.8.2CPLD器件的编程

2.8.3FPGA器件的配置

2.9FPGA/CPLD器件概述

2.10PLD的发展趋势

习题

第3章QuartusⅡ集成开发工具

3.1QuartusⅡ原理图设计

3.1.1半加器原理图输入

3.1.2半加器设计与仿真

3.1.3全加器设计与仿真

3.2QuartusⅡ的优化设置

3.2.1Settings设置

3.2.2分析与综合设置

3.2.3优化布局布线

3.3.4设计可靠性检查

3.3QuartusⅡ的时序分析

3.3.1时序设置与分析

3.3.2时序逼近

习题

第4章基于宏功能模块的设计

4.1乘法器模块

4.2除法器模块

4.3计数器模块

4.4常数模块

4.5锁相环模块

4.6存储器模块

4.7其他模块

习题

第5章VerilogHDL设计初步

5.1VerilogHDL简介

5.2VerilogHDL设计举例

5.3VerilogHDL模块的结构

5.4Synplifypro/Synplify综合器

习题

第6章VerilogHDL语法与要素

6.1VerilogHDL语言要素

6.2常量

6.3数据类型

6.3.1net型

6.3.2variable型

6.4参数

6.5向量

6.6运算符

习题

第7章VerilogHDL行为语句

7.1过程语句

7.1.1always过程语句

7.1.2initial过程语句

7.2块语句

7.2.1串行块begin-end

7.2.2并行块fork-loin

7.3赋值语句

7.3.1持续赋值与过程赋值

7.3.2阻塞赋值与非阻塞赋值

7.4条件语句

7.4.1if-else语句

7.4.2case语句

7.5循环语句

7.5.1for语句

7.5.2repeat、while、for语句

7.6编译指示语句

7.7任务与函数

7.7.1任务(task)

7.7.2函数(function)

7.8顺序执行与并发执行

习题

第8章数字设计的层次与风格

8.1数字设计的层次

8.2结构描述

8.2.1VerilogHDL内置门元件

8.2.2门级结构描述

8.3行为描述

8.4数据流描述

8.5不同描述风格的设计

8.6基本组合电路设计

8.6.1门电路

8.6.2编译码器

8.6.3数据选择器

8.6.4其他组合电路

8.7基本时序电路设计

8.7.1触发器

8.7.2锁存器与寄存器

8.7.3计数器与串并转换器

8.7.4简易微处理器

习题

第9章VerilogHDL设计进阶

9.1加法器设计

9.1.1级连加法器

9.1.2并行加法器

9.1.3超前进位加法器

9.1.4流水线加法器

9.2乘法器设计

9.2.1并行乘法器

9.2.2移位相加乘法器

9.2.3加法树乘法器

9.2.4查找表乘法器

9.3乘累加器(MAC)

9.4奇数分频与小数分频

9.4.1奇数分频

9.4.2半整数分频与小数分频

9.5数字跑表

9.6数字频率计

9.7交通灯控制器

9.8乐曲演奏电路

9.9实用多功能数字钟

习题

第10章数字设计的优化

10.1设计的可综合性

10.2流水线设计技术

10.3资源共享

10.4有限状态机(FSM)设计

10.4.1基于状态机的设计

10.4.2基于状态机的设计要点

10.5多层次结构电路的设计

10.6进程

10.7阻塞赋值与非阻塞赋值

10.8FPGA设计中毛刺的消除

习题

第11章数字电路的仿真

11.1系统任务与系统函数

11.2用户自定义元件(UDP)

11.3延时模型的表示

11.4数字电路的仿真

11.4.1测试平台(TestBench)

11.4.2组合电路的仿真

11.4.3时序电路的仿真

习题

第12章数字设计实例

12.1基于FPGA实现点阵式液晶显示控制

12.1.1GDMl2864的结构及指令

12.1.2显示数据提取与设计源代码

12.2基于CPLD实现字符液晶显示控制

12.2.1字符液晶HS162结构及指令

12.2.2状态机设计及源代码

12.3VGA彩条信号发生器

12.3.1VGA显示原理

12.3.2源码及仿真

12.4VGA图像显示控制器设计

12.5异步串行接口(UART)设计

12.5.1UART工作原理

12.5.2源码及仿真

12.6直接数字频率合成器(DDS)

12.6.1DDS原理与顶层设计

12.6.2分模块设计

12.6.3使用嵌入式逻辑分析仪进行在线测试

12.7等精度频率计

12.8FIR数字滤波器

12.9CRC校验码

习题

附录AVerilog-2001语法结构

附录BVerilog-2002语法结构

附录CVerilogHDL(IEEEStd1364-1995)关键字

附录DVerilogHDL(IEEEStd1364-2001)关键字

附录EQuartusⅡ支持的VerilogHDL结构

附录FSynplifyPro/Synplify可综合的Verilog结构

附录G有关术语与缩略语

　　目前，EDA技术已成为电子信息类学生一门重要的专业基础课程，并在教学、科研，以及大学生电子设计竞赛等活动中，起着越来越重要的作用，成为电子信息类本科生及研究生必须掌握的基础知识与基本技能。随着EDA技术的应用日益广泛，对EDA课程教学的要求也不断提高，必须对教学内容进行优化和更新，以与EDA技术的发展相适应。正是基于以上考虑，修订了本书的内容。全书共12章，第1章对EDA技术作了综述；第2章介绍FPGA/CPLD器件的结构与编程配置；第3章介绍QuartusⅡ集成开发工具；第4章是基于宏功能模块的设计。在第5、6、7章中，系统介绍了Verilog的语法、语句、任务与函数等内容。第8、9章列举了常用数字电路的设计与实现；第10章讨论了设计优化的问题；第11章是有关电路仿真的内容；第12章是算法和较复杂数字逻辑系统的设计举例。在附录A、B中就Verilog-2001、2002标准对Verilog语言所做的扩展和增强做了较为全面的介绍。该书可供各大专院校作为教材使用，也可供从事相关工作的人员作为参考用书使用。　　本书系统介绍了数字系统设计相关的知识，主要内容包括：EDA技术、FPGA/CPLD器件、Verilog硬件描述语言等。本书以QuartusⅡ、SynplifyPro/Synplify软件为平台，以Verilog*1995和Verilog-2001为语言标准，以可综合的设计为重点，以大量经过验证的数字设计实例为依据，系统阐述了数字系统设计的方法与技术，对设计优化做了探讨。　　本书的特点是：着眼于实用，紧密联系教学实际，实例丰富。全书深入浅出，概念清晰，语言流畅。可作为电子、通信、信息、测控、电路与系统等专业高年级本科生和研究生的教学用书，也可供从事电路设计和系统开发的工程技术人员阅读参考。